改个名字反超台积电?Intel 2024年搞定2nm

2021年7月27日,IntelCEO帕特·基辛格在“Intel加速创新:制程工艺和封装技术线上发布会”上发表演讲。在这次线上发布会中,Intel首次公布了未来数年的制程工艺和封装技术路线图,并对Intel的工艺节点进行了重新命名,同时发布了全新的晶体管架构RibbonFET

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  2021 年 7 月 27 日,IntelCEO 帕特·基辛格在“Intel 加速创新:制程工艺和封装技术线上发布会”上发表演讲。

  在这次线上发布会中,Intel 首次公布了未来数年的制程工艺和封装技术路线图,并对 Intel 的工艺节点进行了重新命名,同时发布了全新的晶体管架构 RibbonFET 和背面电能传输网络 PowerVia,以及全新的 Foveros Omni 和 Foveros Direct 封装技术。

  此外,在晶圆代工业务方面,Intel 也获得了突破。在今天的线上会议上,Intel 宣布已经与高通达成了 20A 工艺节点上的合作,同时在先进封装上也与亚马逊 AWS 达成了合作。

  一、Intel 启用全新工艺节点命名,2024 年量产 20A 制程

  众所周知,在半导体制程工艺节点的命名上,通常是按照晶体管栅极长度来命名,数字越小越好。

  但是在多年前,不少厂商为了取得市场营销上的优势,就已经脱离了严格按照晶体管栅极长度来命名制程工艺节点的方式,所以目前即使在同样的节点的命名下,各家在实际性能上也有着非常大的差异。

  目前,单纯从节点命名上来看,台积电和三星今年将量产第二代的 5nm 工艺,相对于 Intel 来说,处于领先的地位,但是从具体的性能来看,台积电的 5nm 性能是领先于三星的,而 Intel 公布的数据则显示,其即将推出的 7nm 工艺性能则与台积电 5nm 相当。

  此前 Intel 在推出 10nm 工艺之时,曾极力推动以晶体管密度来衡量制程工艺性能,但收效不佳。

  或许是为了规避目前混乱的制程工艺节点命名方式给 Intel 带来的不利的竞争影响,此次 Intel 公布未来制程工艺路线图时,也对其工艺节点的命名方式进行了重构。

  Intel 引入了基于关键技术参数——包括性能、功耗和面积等的新命名体系。从上一个节点到下一个节点命名的数字递减,反映了对这些关键参数改进的整体评估。

  以下是 Intel 制程技术路线图、实现每个节点的创新技术以及新节点命名的详细信息:

  ● Intel 7

  Intel 10 纳米 SuperFin 的命名保持不变,但是新一代的“10 纳米 Enhanced SuperFin”的制程节点将重新名为“Intel 7”。

  据介绍,通过 FinFET 晶体管优化,“Intel 7”的每瓦性能将比 Intel10 纳米 SuperFin 提升约 10%~15%,优化方面包括更高应变性能、更低电阻的材料、新型高密度蚀刻技术、流线型结构,以及更高的金属堆栈实现布线优化。

  Intel 于 2021 年推出的面向客户端的 Alder Lake 将会率先采用“Intel 7”工艺,后续预计将于 2022 年第一季度投产的面向数据中心的 Sapphire Rapids 也将会采用“Intel 7”工艺。

  ● Intel 4

  此前被称之为 Intel 7 纳米工艺的节点将被重新命名为“Intel 4”。

  据 Intel 介绍,与 Intel 7 相比,Intel 4 的每瓦性能提高了约 20% ,同时它也将是首个完全采用 EUV 光刻技术的 IntelFinFET 节点。此前台积电的 7nm EUV 工艺也只是极少部分环节采用了 EUV 工艺。

  具体的量产时间上,Intel 表示,Intel 4 将于 2022 年下半年投产,2023 年出货,产品包括面向客户端的 Meteor Lake 和面向数据中心的 Granite Rapids。

  ● Intel 3

  Intel 3 将继续获益于 FinFET,相比前代的 Intel 4,Intel 3 将在每瓦性能上实现约 18% 的提升。这是一个比通常的标准全节点改进水平更高的晶体管性能提升。

  Intel 称,Intel 3 实现了更高密度、更高性能的库;提高了内在驱动电流;通过减少通孔电阻,优化了互连金属堆栈;与 Intel 4 相比,Intel 3 在更多工序中增加了更多的 EUV 的使用。

  Intel 3 将于 2023 年下半年开始生产相关产品。

  虽然 Intel 并未公布 Intel 3 所对应的 Intel 自身此前制程节点,或者其他友商的制程节点,但是从 Intel 的介绍来看,Intel 3 应该相当于 Intel 原来的 5nm,而在具体每瓦功耗性能上可能相当于台积电的 3nm 工艺。这也是为何英特将其以 Intel 3 命名的原因。

  ● Intel 20A

  随着制程工艺越来越接近于原子水平的“1 纳米”节点,工艺制程的优化和提升将会变的越来越困难,因此,Intel 将再度改变命名方式,将在 Intel 3 之后的下一个节点将被命名为 Intel 20A(20 埃米),以更好地反映更为细节上的创新。

  而为了实现 Intel 20A 制程,Intel 将会引入全新的两项突破性技术 PowerVia 和 RibbonFET。

  所谓 RibbonFET 实际上就是 Intel 研发的 Gate All Around(GAA)晶体管。Intel 表示,RibbonFET 可提供更快的晶体管开关速度,同时以更小的占用空间实现与多鳍结构相同的驱动电流。不过,Intel 并未介绍其 GAA 晶体管架构与台积电、三星的 GAA 的区别。

  △以上为 Intel 提供的演示动画,并不代表最终实际产品形态

  根据之前的资料显示,台积电将会采用典型的 GAA 形式——GAAFET 是(Gate-all-around FETs),即采用的是纳米线沟道设计,沟道整个外轮廓都被栅极完全包裹,代表栅极对沟道的控制性更好。相比之下,传统的 FinFET 沟道仅 3 面被栅极包围。GAAFET 架构的晶体管提供比 FinFET 更好的静电特性,可满足某些栅极宽度的需求。这主要表现在同等尺寸结构下,GAA 的沟道控制能力强化,尺寸可以进一步微缩。

  而三星三星认为采用纳米线沟道设计不仅复杂,且付出的成本可能也大于收益。因此,三星设计了一种全新的 GAA 形式——MBCFET(Multi-Bridge-Channel FET,多桥-通道场效应管),采用多层堆叠的纳米片来替代 GAAFET 中的纳米线。这种纳米片设计已被研究机构 IMEC 当作 FinFET 架构后续产品进行大量研究,并由 IBM 与三星和格罗方德合作发展。

  而从 Intel 公布的演示动画来看,Intel 可能采用了类似三星 GAA 的纳米片架构设计。

  至于 PowerVia,则是 Intel 独有、业界首个背面电能传输网络。传统的互连技术是在晶体管层的顶部进行互联,由此产生的电源线和信号线的互混,导致了布线效率低下的问题,会影响性能和功耗。对此 Intel 创新性的把电源线置于晶体管层的下面(即晶圆的背面),通过消除晶圆正面的电源布线需求,可以腾出更多的资源用于优化信号布线并减少时延,通过减少下垂和降低干扰,也有助于实现更好的电能传输,这使得 Intel 可以根据产品需求对性能功耗或面积进行优化。

  根据 Intel 的预计,其 Intel 20A 制程将在 2024 年推出。此外,Intel 还透露将会在 2025 年推出 18A 制程。

  Intel 高级副总裁兼技术开发总经理 Ann Kelleher 博士表示:“Intel 有着悠久的制程工艺基础性创新的历史,这些创新均驱动了行业的飞跃。我们引领了从 90 纳米应变硅向 45 纳米高K金属栅极的过渡,并在 22 纳米时率先引入 FinFET。凭借 RibbonFET 和 PowerVia 两大开创性技术,Intel 20A 将成为制程技术的另一个分水岭。”

  △Intel 高级副总裁兼技术开发总经理 Ann Kelleher 博士

  二、率先采用 High-NA EUV 工艺

  极紫外(EUV)光刻技是采用高度复杂的透镜和反射镜光学系统,将 13.5 纳米波长的光对焦,从而在硅片上刻印极微小的图样。而目前 ASML 是全球唯一的 EUV 光刻机供应商。目前要实现 7nm 以下的先进制程,都必须要使用 EUV 光刻机。

  从 7nm 工艺开始,部分工艺已经采用了 NA (Numerical Aperture)=0.33 的 EUV 光刻设备,并通过降低波长来实现 5nm 工艺,但对于 2nm 以后的超精细工艺,需要实现更高的分辨率光刻设备。

  Intel 要想实现 20A 制程,则需要依赖于 ASML 的下一代高数值孔径(High-NA)的 EUV 光刻机。

  ASML 去年已经完成了 High-NA EUV 光刻设备 NXE:5000 系列的基本设计,计划于 2022 年左右商业化。

  Intel 表示,其有望率先获得业界第一台 High-NA EUV 光刻机,同时也将是业界首家将 High-NA EUV 光刻机应用到量产环节的厂商。这也是 Intel 在制程工艺上能够重回领先地位的关键。

  三、2024 年超越台积电

  从公布的相关制程节点的量产时间来看,Intel 将自今年开始量产 Intel 7 制程,此后每一年将会推出新一代的全新制程,这相比之前 Intel 本就已经多次延宕的“Tick-Tock”节奏成倍提升。根据 Intel 公布的信息,其将在 2025 年量产 20A(20 埃米,相当于 2nm)制程。

  如果 Intel20A 制程能够如期量产的话,那么无疑将赶上台积电的节奏。按照台积电的规划,其 2022 年将会量产 3nm 制程,最快 2024 年量产 2nm 制程,而台积电的 1nm 尚未有相关信息。也就是说,Intel 将会藉由 2024 年的 20A 制程,从而实现对台积电的反超(按照晶体管密度来衡量,Intel20A 性能上可能相当于台积电的 1nm 制程),重新成为继续推动摩尔定律前进的领军企业。

  “摩尔定律仍在持续生效。对于未来十年走向超越‘1 纳米’节点的创新,Intel 有着一条清晰的路径。我想说,在穷尽元素周期表之前,摩尔定律都不会失效,Intel 将持续利用硅的神奇力量不断推进创新。”Intel 公司 CEO 帕特·基辛格非常有信心的说到。

  四、先进封装技术再度升级

  随着摩尔定律推进的速度的放缓,以及先进制程所能够带来的经济效益大幅减少(性能提升逐步减少,成本却持续大幅提升),先进封装技术已经成为了继续推进摩尔定律的经济效益的重要手段。

  目前业界流行的多芯片先进封装架构,基本原则都是使用最优制程工艺制作不同 IP 模块,然后借助各种封装方式,在一个封装内实现多个芯片间以及与小芯片之间的高带宽、低时延的高速互联,构成一个异构计算平台,同时使得整个芯片封装体实现类似单芯片 SoC 的性能,但是成本却大幅低于单芯片 SoC。

  作为先进封装领域的领军企业,Intel 早在 2017 年实现了基于 2.5D 封装技术 EMIB(嵌入式多芯片互连桥接)产品的出货。Sapphire Rapids 是基于 EMIB 技术批量出货的首个 Intel 至强数据中心产品。

  Intel 表示,它也是业界首个提供几乎与单片设计相同性能的,但整合了两个光罩尺寸的器件。继 Sapphire Rapids 之后,下一代 EMIB 的凸点间距将从 55 微米缩短至 45 微米。

  随后在 2018 年年底的 Intel 架构日活动上,Intel 推出了业界首创的 3D 逻辑芯片封装技术——Foveros 3D,它可实现在逻辑芯片上堆叠不同制程的逻辑芯片。以前只能把逻辑芯片和存储芯片连在一起,因为中间的带宽和数据要求要低一些。而 Foveros 3D 则可以把不同制程的逻辑芯片堆叠在一起,实现晶圆级封装,裸片间的互联间隙只有 50μm,同时可保证连接的带宽足够大、速度够快、功耗够低,而且 3D 的堆叠封装形式,还可以保持较小的面积。

  据 Intel 介绍,Meteor Lake 是在客户端产品中实现 Foveros 技术的第二代部署。该产品具有 36 微米的凸点间距,不同晶片可基于多个制程节点,热设计功率范围为5-125W。

  除了 EMIB、Foveros 3D 等封装技术之外,在 2019 年 7 月于美国旧金山举行的 SEMICON West 大会上,Intel 又公布旗下三项全新的先进芯片封装技术:Co-EMIB、ODI 和 MDIO。

  Co-EMIB 就是利用高密度的互连技术,将 EMIB 2D 封装和 Foveros 3D 封装技术结合在一起,实现高带宽、低功耗,以及相当有竞争力的I/O密度。

  ODI(Omni-Directional Interconnect)就是全方位互连技术,可以为封装中小芯片之间的全方位互连通信提供更大的灵活性。

  MDIO(Multi-Die IO),即多裸片输入输出,是 AIB(高级互连总线)的进化版,为 EMIB 提供一个标准化的 SiP PHY 级接口,可互连多个小芯片。

  在今天的线上会议上,Intel 又推出了全新的封装技术 Foveros Omni 和 Foveros Direct。

  据介绍,Foveros Omni 开创了下一代 Foveros 技术,通过高性能 3D 堆叠技术为裸片到裸片的互连和模块化设计提供了无限制的灵活性。Foveros Omni 允许裸片分解,将基于不同晶圆制程节点的多个顶片与多个基片混合搭配,凸点密度翻了四倍,达到了 1600 IO/mm?。

  而 Foveros Direct 实现了向直接铜对铜键合的转变,它可以实现低电阻互连,并使得从晶圆制成到封装开始,两者之间的界限不再那么截然。Foveros Direct 实现了 10 微米以下的凸点间距,使 3D 堆叠的互连密度提高了一个数量级,为功能性裸片分区提出了新的概念,这在以前是无法实现的。

  Intel 表示,Foveros Omni 预计将于 2023 年用到量产的产品中。Foveros Direct 则是对 Foveros Omni 的补充,预计也将于 2023 年用到量产的产品中。

  五、Intel 代工服务获得突破

  在今年的 3 月的在主题为“Intel 发力:以工程技术创未来”的全球直播活动上,新上任的 IntelCEO 基辛格公布了 Intel 的 IDM 2.0 战略,宣布投资 200 亿美元在美国新建两座晶圆厂,并重启了 Intel 的代工服务(IFS)。

  而对于代工业务来说,最为关键的两大因素就是产能和技术。

  在技术上,Intel 目前在先进封装技术领域处于业界领先地位,并拥有多项独有技术。但是在先进制程技术上,Intel 相比台积电处于落后地位。不过,根据 Intel 今天最新公布的路线图来看,如果一切都能够按照既定的时间节点落实的话,那么 Intel 将会在 2024 年在制程工艺上实现对台积电的反超。

  Intel 在今天的会议上对外表示,Intel 的先进封装及先进制程工艺将会全面对外开放。也就是说,其他的芯片厂商都可以采用 Intel 最先进的制程及封装技术,这无疑是具有很大吸引力的。

  在今天的会议上,Intel 也宣布已经与亚马逊签约,亚马逊将成为首家采用 Intel 代工服务的封装解决方案客户。

  此外,在晶圆代工方面,Intel 宣布高通将会成为首批采用 Intel20A 制程工艺的客户。也就是说,高通 2024 年底推出的旗舰芯片或将由 Intel 的 20A 制程工艺代工。

  前面提到,对于代工业务来说,产能也是极为关键的一环。在今年 3 月,Intel 宣布投资 200 亿美元在美国亚利桑那州新建两座晶圆厂之后,今年 5 月,Intel 还投资 35 亿美元对美国新墨西哥州的 Rio Rancho 工厂进行升级,斥资 100 亿美元在以色列兴建新的晶圆厂。近日,Intel 还追加了对哥斯达黎加封测厂投资,金额由 2020 年 12 月的 3.5 亿美元,提高超过 70% 到 6 亿美元。

  最新的消息还显示,Intel 计划投资 200 亿美元在多个欧盟成员国建造芯片工厂。目前 Intel 公司正在游说,希望赢得欧盟对该项目的财政和政治支持。

  在今天的会议上,IntelCEO 基辛格透露,将会在今年年底进一步公布在欧洲和美国的投资布局,“这是一笔足以支持大型晶圆厂的巨额投资”。

  这一系列的投资无疑将极大提升 Intel 在晶圆制造和先进封装方面的产能供应,这对于 Intel 代工业务的后续发展非常关键。

  不过需要指出的是,今天 Intel 公布的突破性技术主要在 Intel 俄勒冈州和亚利桑那州的工厂开发。

  “Intel 正在针对制程和封装技术的未来进行创新,Intel 将按照既定节奏推出这些创新技术,Intel 将把我们出色的技术推至更广泛的行业领域。我们正以破竹之势前进,业界对于 Intel 的回归反应热烈。可以说,Intel 的代工业务已经扬帆起航。”基辛格非常兴奋的说到。

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